超实用的高频PCB电路设计70问！

1、如何选择PCB 板材？

选择PCB 板材必须在满足设计需求和可量产性及本钱中心获得均衡点。设计需求包括电气和机构这两部分。通常在设计特别高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要。例如，目前常常应用的 FR-4 材质，在几个GHz 的频率时的介质消耗(dielectric loss)会对信号衰减有很大的影响，也许就不适用。就电气而言，要留意介电常数(dielectric constant)和介质损在所设计的频率是否适用。

2、如何防止高频搅扰？

防止高频搅扰的基本思绪是尽量下降高频信号电磁场的搅扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模仿信号之间的距离，或加 ground guard/shunt traces 在模仿信号旁边。还要留意数字地对模仿地的噪声搅扰。

3、在高速设计中，如何处理信号的完整性问题？

信号完整性基本上是阻抗配套的问题。而影响阻抗配套的因素有信号源的架构和输出阻抗(output impedance)，走线的特征阻抗，负载端的特征，走线的拓朴(topology)架构等。处理的方法是靠端接(termination)与调整走线的拓朴。

4、差散布线方法是如何完成的？

差分对的布线有两点要留意，一是两条线的长度要尽量一样长，另外一是两线的间距(其间距由差分阻抗决定)要一直坚持不变，也就是要坚持平行。平行的方法有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。普通之前者 side-by-side(并排, 并肩) 完成的方法较多。

5、关于只有一个输出端的时钟信号线，如何完成差散布线？

要用差散布线必定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是没办法应用差散布线的。

6、接收端差分线对之间能否加一配套电阻？

接收端差分线对间的配套电阻通常会加, 其值应等于差分阻抗的值。这样信号质量会好些。

7、为什么差分对的布线要接近且平行？

对差分对的布线方法应当要适当的接近且平行。所谓适当的接近是缘由是这间距会影响赴任分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需求平行也是缘由是要坚持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

8、如何处置实际布线中的一些理论抵触的问题

基本上, 将模/数地朋分隔离是对的。 要留意的是信号走线尽量不要跨过有朋分的地方(moat), 还有不要让电源和信号的回流电流道路(returning current path)变太大。

晶振是模仿的正反应振荡电路, 要有稳固的振荡信号, 必须满足loop gain 与 phase 的标准, 而这模仿信号的振荡标准很简单遭到搅扰, 即便加 ground guard traces 也许也没办法彻底隔离搅扰。而且离的太远,地平面上的噪声也会影响正反应振荡电路。 所以, 必定要将晶振和芯片的距离进也许接近。

确实高速布线与 EMI 的请求有许多抵触。但基起源基础则是因 EMI 所加的电阻电容或 ferrite bead, 不能够形成信号的一些电气特征不相符标准。 所以, 最好先用安排走线和 PCB 迭层的技能来处理或削减 EMI的问题, 如高速信号走内层。最后才用电阻电容或 ferrite bead 的方法, 以下降对信号的损害。

9、如何处理高速信号的手工布线和自动布线之间的抵触？

目前较强的布线软件的自动布线器大部分都有设定束缚条件来控制绕线方法及过孔数量。各家 EDA公司的绕线引擎能力和束缚条件的设定项目有时相差甚远。 例如, 是否有足够的束缚条件控制蛇行线(serpentine)蜿蜒的方法, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方法是否能相符设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力,过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是处理之道。

10、关于 test coupon。

test coupon 是用来以 TDR (Time Domain Reflectometer) 丈量所生产的 PCB 板的特征阻抗是否满足设计需求。 普通要控制的阻抗有单根线和差分对两种情形。 所以， test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是丈量时接地点的地位。 为了削减接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常特别接近量信号的地方(probe tip)， 所以， test coupon 上量测信号的点跟接地点的距离和方法要相符所用的探棒。

11、在高速 PCB 设计中，信号层的空白区域能够敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？

普通在空白区域的敷铜绝大部分情形是接地。 只是在高速信号线旁敷铜时要留意敷铜与信号线的距离， 缘由是所敷的铜会下降一点走线的特征阻抗。也要留意不要影响到它层的特征阻抗， 例如在 dual strip line 的构造时。

12、是否能够把电源平面上头的信号线应用微带线模型计算特征阻抗？电源和地平面之间的信号是否能够应用带状线模型计算？

是的， 在计算特征阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层，这时候顶层走线特征阻抗的模型是以电源平面为参考平面的微带线模型。

13、在高密度印制板上通过软件自动产生测试点普通情形下能满足大批量生产的测试请求吗？

普通软件自动产生测试点是否满足测试需求必须看对加测试点的标准是否相符测试机具的请求。另外，假如走线太密且加测试点的标准比较严，则有也许没方法自动对每段线都加上测试点，固然，需求手动补齐所要测试的地方。

14、添加测试点会不会影响高速信号的质量？

至于会不会影响信号质量就要看加测试点的方法和信号到底多快而定。基本上外加的测试点(不需求在线既有的穿孔(via or DIP pin)当测试点)也许加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线，后者则是多了一段分支。这两个情形都对高速信号多多极少会有点影响，影响的水平就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(固然还要满足测试机具的请求)分支越短越好。

15、若干 PCB 组成系统，各板之间的地线应如何衔接？

各个 PCB 板子相互衔接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，必定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流归去。所以，在各个不顾是电源或信号相互衔接的接口处，分配给地层的管脚数不能够太少，以下降阻抗，这样能够下降地层上的噪声。另外，也能够分析全部电流环路，特别是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制作低阻抗，让大部分的电流从这个地方走)，下降对其它较敏感信号的影响。

16、能介绍一些国外关于高速 PCB 设计的技术书本和数据吗？

目前高速数字电路的应用有通信网路和计算器等有关领域。在通信网路方面，PCB 板的工作频率已达 GHz 上下，叠层数就我所知有到 40 层之多。计算器有关应用也缘由是芯片的提高，不管是普通的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如 Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工艺的需求也逐渐愈来愈多。 这些设计需求都有厂商可大批生产。

17、两个常被参考的特征阻抗公式：

微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 为线宽，T 为走线的铜皮厚度，H 为走线到参考平面的距离，Er 是 PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0 及 1<(Er)<15 的情形才能够应用。

带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 为两参考平面的距离，而且走线位于两参考平面的中心。此公式必须在 W/H<0.35 及 T/H<0.25 的情形才能够应用。

18、差分信号线中心能否加地线？

差分信号中心普通是不能够加地线。缘由是差分信号的应用原理最重要的一点就是利用差分信号间相互耦合(coupling)所带来的利益，如 flux cancellation，抗噪声(noise immunity)能力等。若在中心加地线，便会损坏耦合效应。

19、刚柔板设计是否需求专用设计软件与标准？国内何处能够承接该类电路板加工？

能够用普通设计 PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用 Gerber 格局给 FPC厂商生产。因为制作的工艺和普通 PCB 不一样，各个厂商会根据他们的制作能力会对最小线宽、最小线距、最小孔径(via)有其**。除此之外，可在柔性电路板的转机处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应当能够找到。

20、适被选择 PCB 与外壳接地的点的原则是什么？

选择 PCB 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的道路给回流电流(returning current)及控制此回流电流的道路。例如，通常在高频器件或时钟产生器附近能够借固定用的螺丝将 PCB的地层与 chassis ground 做衔接，以尽量减少全部电流回路面积，也就削减电磁辐射。

21、电路板 DEBUG 应从那几个方面着手？

就数字电路而言，首先先依序确定三件事情： 1. 确认一切电源值的大小均达到设计所需。有些多重电源的系统也许会请求某些电源之间起来的顺序与快慢有某种标准。 2. 确认一切时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认 reset 信号是否达到标准请求。 这些都正常的话，芯片应当要发出第一个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。

22、在电路板尺寸固定的情形下，假如设计中需求容纳更多的功能，就常常需求提高 PCB 的走线密度，然而这样有也许致使走线的相互搅扰增强，同时走线过细也使阻抗没办法下降，请专家介绍在高速（>100MHz）高密度 PCB 设计中的技能?

在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别留意的，缘由是它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个留意的地方：

控制走线特征阻抗的持续与配套。

走线间距的大小。普通常看到的间距为两倍线宽。能够透过仿真来晓得走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不一样芯片信号的结果也许不一样。

选择适当的端接方法。

防止上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，缘由是这类串扰比同层相邻走线的情形还大。

利用盲埋孔(blind/buried via)来增加走线面积。然而 PCB 板的制作本钱会增加。在实际实施时确实很难达到彻底平行与等长，可是还是要尽量做到。

除此之外，能够预留差分端接和共模端接，以紧张对时序与信号完整性的影响。

23、模仿电源处的滤波常常是用 LC 电路。然而为什么有时 LC 比 RC 滤波成效差？

LC 与 RC 滤波成效的比较必须考虑所要滤掉的频带与电感值的选择是否适当。缘由是电感的感抗(reactance)大小与电感值和频率有关。假如电源的噪声频率较低，而电感值又不够大，这时候滤波成效也许不如 RC。然而，应用 RC 滤波要付出的价值是电阻自己会耗能，效率较差，且要留意所选电阻能蒙受的功率。

24、滤波时选用电感，电容值的方法是什么？

电感值的选用除过考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如 果 LC 的输出端会有机遇需求刹那间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声标准值的大小有关。纹波噪声值请求越小，电容值会较大。而电容的ESR/ESL 也会有影响。另外，假如这 LC 是放在开关式电源(switching regulation power)的输出端时，还要留意此 LC 所产生的顶点零点(pole/zero)对负反应控制(negative feedback control)回路稳固度的影响。

25、如何尽量的达到 EMC 请求，又不致形成太大的本钱压力？

PCB 板上会因 EMC 而增加的本钱通常是因增加地层数量以增强屏蔽效应及增加了 ferrite bead、choke等克制高频谐波器件的原因。除此之外，通常还是需搭配其它机构上的屏蔽构造才能够使全部系统通过 EMC的请求。以下仅就 PCB 板的设计技能提供几个下降电路产生的电磁辐射效应。

尽量选用信号斜率(slew rate)较慢的器件，以下降信号所产生的高频成分。

留意高频器件摆放的地位，不要太接近对外的衔接器。

留意高速信号的阻抗配套，走线层及其回流电流道路(return current path)， 以削减高频的反射与辐射。

在各器件的电源管脚放置足够与适当的去耦合电容以紧张电源层和地层上的噪声。特别留意电容的频率呼应与温度的特征是否相符设计所需。

对外的衔接器附近的地可与地层做适当朋分，并将衔接器的地就近接到 chassis ground。

可适当应用 ground guard/shunt traces 在一些特别高速的信号旁。但要留意 guard/shunt traces 对走线特征阻抗的影响。

电源层比地层内缩 20H，H 为电源层与地层之间的距离。

26、当一块 PCB 板中有多个数/模功能块时，惯例做法是要将数/模地分开，缘由安在？

将数/模地分开的缘由是缘由是数字电路在上下电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。假如地平面上不朋分且由数字区域电路所产生的噪声较大而模仿区域的电路又特别接近，则即便数模信号不穿插，模仿的信号依然会被地噪声搅扰。也就是说数模地不朋分的方法只能在模仿电路区域距产生大噪声的数字电路区域较远时应用。

27、另外一种作法是在确保数/模分开布局，且数/模信号走线相互不穿插的情形下，全部 PCB板地不做朋分，数/模地都连到这个地平面上。事理安在？

数模信号走线不能够穿插的请求是缘由是速度稍快的数字信号其返回电流道路(return current path)会尽量沿着走线的下方附近的地流回数字信号的泉源，若数模信号走线穿插，则返回电流所产生的噪声便会出目前模仿电路区域内。

28、在高速 PCB 设计原理图设计时，如何考虑阻抗配套问题？

在设计高速 PCB 电路时，阻抗配套是设计的要素之一。而阻抗值跟走线方法有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特征阻抗值。也就是说要在布线后才能够确定阻抗值。普通仿真软件会因线路模型或所应用的数学算法的**而没办法考虑到一些阻抗不持续的布线情形，这时候候在原理图上只能预留一些terminators(端接)，如串连电阻等，来紧张走线阻抗不持续的效应。真正根本处理问题的方法还是布线时尽量留意防止阻抗不持续的产生。

29、哪里能提供比较准确的 IBIS 模型库？

IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可算作是实际芯片 I/O buffer 等效电路的电气特征数据，普通可由 SPICE 模型转换而得 (亦可采取丈量， 但**较多)，而 SPICE 的数据与芯片制作有绝对的关系，所以相同一个器件不一样芯片厂商提供，其 SPICE 的数据是不一样的，进而转换后的 IBIS 模型内之数据也会随之而异。也就是说，假如用了 A 厂商的器件，只有他们有能力提供他们器件准确模型数据，缘由是没有其它人会比他们更明白他们的器件是由何种工艺做出来的。假如厂商所提供的 IBIS 禁绝确，只能陆续请求该厂商改良才是根本处理之道。

30、在高速 PCB 设计时，设计者应当从那些方面去考虑 EMC、EMI 的规则呢？

普通 EMI/EMC 设计时需求同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能够只留意高频而疏忽低频的部分.一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的地位, PCB 叠层的安排, 重要联机的走法, 器件的选择等, 假如这些没有事前有较佳的安排, 过后处理则会事半功倍, 增加本钱. 例如时钟产生器的地位尽量不要接近对外的衔接器, 高速信号尽量走内层并留意特征阻抗配套与参考层的持续以削减反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时留意其频率呼应是否相符需求以下降电源层噪声. 另外, 留意高频信号电流之回流道路使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以削减辐射. 还能够用朋分地层的方法以控制高频噪声的范围. 最后, 适当的选择PCB 与外壳的接地点(chassis ground)。

31、如何选择 EDA 工具？

如今的 pcb 设计软件中，热分析都不是强项，所以其实不建议选用，其它的功能 1.3.4 能够选择 PADS或 Cadence 性能价钱比都不错。 PLD 的设计的初学者能够采取 PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时能够选用单点工具。

32、请推举一种合适于高速信号处置和传输的 EDA 软件。

惯例的电路设计，INNOVEDA 的 PADS 就特别不错，且有配适用的仿真软件，而这类设计常常占领了 70%的应用处所。在做高速电路设计，模仿和数字混杂电路，采取 Cadence 的处理方案应当属于性能价钱比较好的软件，固然 Mentor 的性能还是特别不错的，特别是它的设计流程管理方面应当是最为优良的。（大唐电信技术专家 王升）

33、对 PCB 板各层寄义的解释

Topoverlay ----顶层器件名称， 也叫 top silkscreen 或许 top component legend, 好比 R1 C5,

IC10.bottomoverlay----同理 multilayer-----假如你设计一个 4 层板，你放置一个 free pad or via, 界说它作为multilay 那么它的 pad 就会自动出目前 4 个层 上，假如你只界说它是 top layer, 那么它的 pad 就会只出目前顶层上。

34、2G 以上高频 PCB 设计，走线,排版,应重点留意哪些方面？

在足足议论了30分钟黑人以后，判了死刑。而是转变学生的生活立场。

35、2G 以上高频 PCB 设计，微带的设计应遵守哪些规则?

射频微带线设计，需求用三维场分析工具提取传输线参数。一切的规则应当在这个场提取工具中规定。

36、关于全数字信号的 PCB，板上有一个 80MHz 的钟源。除过采取丝网（接地）外，为了保障有足够的驱动能力，还应当采取什么样的电路进行保护？

确保时钟的驱动能力，不应当通过保护完成，普通采取时钟驱动芯片。普通担忧时钟驱动能力，是缘由是多个时钟负载形成。采取时钟驱动芯片，将一个时钟信号变为几个，采取点到点的衔接。选择驱动芯片，除过保障与负载基本配套，信号沿满足请求（普通时钟为沿有用信号），在计算系统时序时，要算上时钟在驱动芯片内时延。

37、假如用单独的时钟信号板，普通采取什么样的接口，来保障时钟信号的传输遭到的影响小？

时钟信号越短，传输线效应越小。采取单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。假如要长距离传输，建议采取差分信号。LVDS 信号能够满足驱动能力请求，可是您的时钟不是太快，没有必要。

38、27M,SDRAM 时钟线（80M-90M），这些时钟线二三次谐波恰好在 VHF 波段，从接收端高频窜入后搅扰很大。除过缩短线长之外，还有那些好方法？

假如是三次谐波大，二次谐波小，也许缘由是信号占空比为 50%，缘由是这类情形下，信号没有偶次谐波。这时候需求修正一下信号占空比。另外，关于假如是单向的时钟信号，普通采取源端串连配套。这样能够克制二次反射，但不会影响时钟沿速率。源端配套值，能够采取下图公式获得。

39、什么是走线的拓扑架构？

Topology,有的也叫 routing order.关于多端口衔接的网络的布线顺序。

40、如何调整走线的拓扑架构来提高信号的完整性？

这类网络信号方向比较复杂，缘由是对单向，双向信号，不一样电平品种信号，拓朴影响都不一样，很难说哪一种拓朴对信号质量有益。而且作前仿真时，采取何种拓朴对工程师请求很高，请求对电路原理，信号类型，甚至布线难度等都要了解。

41、如何通过安排叠层来削减 EMI 问题？

首先，EMI 要从系统考虑，单凭 PCB 没办法处理问题。层迭对 EMI 来说，我以为主如果提供信号最短回流道路，减小耦合面积，克制差模搅扰。另外地层与电源层紧耦合，适当比电源层内涵，对克制共模搅扰有益益。

42、为什么要铺铜？

普通铺铜有几个方面缘由。１，EMC.关于大面积的地或电源铺铜，会起到屏蔽用处，有些特别地，如 PGND 起到防护用处。２，PCB 工艺请求。普通为了保障电镀成效，或许层压不变形，关于布线较少的PCB 板层铺铜。３，信号完整性请求，给高频数字信号一个完整的回流道路，并削减直流网络的布线。固然还有散热，特别器件安装请求铺铜等等缘由。

43、在一个系统中，包括了 dsp 和 pld，请问布线时要留意哪些问题呢？

看你的信号速率和布线长度的比值。假如信号在传输在线的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外关于多个 DSP，时 钟，数据 信号走线拓普也会影响信号质量和时序，需求关注。

44、除 protel 工具布线外，还有其他好的工具吗？

至于工具，除过 PROTEL，还有许多布线工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所长。

45、什么是“信号回流道路”？

信号回流道路,即 return current。高速数字信号在传输时，信号的流向是从驱动器沿 PCB 传输线到负载，再由负载沿着地或电源通过最短道路返回驱动器端。这个在地或电源上的返回信号就称信号回流道路。Dr.Johson 在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特征，和他们之间的耦合。

46、如何对接插件进行 SI 分析？

在 IBIS3.2 标准中，有关于接插件模型的描写。普通应用 EBD 模型。假如是特别板，如背板，需求SPICE 模型。也能够应用多板仿真软件（HYPERLYNX 或 IS_multiboard），树立多板系统时，输入接插件的散布参数，普通从接插件手册中获得。固然这类方法会不够准确，但只需在可接纳范围内便可。

47、请问端接的方法有哪些？

端接（terminal）,也称配套。普通依照配套地位分有源端配套和终端配套。其中源端配套普通为电阻串连配套，终端配套普通为并联配套，方法比较多，有电阻上拉，电阻下拉，戴维南配套，AC 配套，肖特基二极管配套。

48、采取端接（配套）的方法是由什么因素决定的？

配套采取方法普通由 BUFFER 特征，拓普情形，电平品种和判决方法来决定，也要考虑信号占空比，系统功耗等。

49、采取端接（配套）的方法有什么规则？

数字电路最关键的是时序问题，加配套的目标是改良信号质量，在判决时刻获得能够确定的信号。关于电平有用信号，在保障树立、坚持时间的条件下，信号质量稳固；对延有用信号，在保障信号延单调性条件下，信号变化延速度满足请求。Mentor ICX 产品教材中有关于配套的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对 terminal 的讲述，从电磁波原理上讲述配套对信号完整性的用处，可供参考。

50、能否利用器件的 IBIS 模型对器件的逻辑功能进行仿真？假如不能够，那么如何进行电路的板级和系统级仿真？

IBIS 模型是举动级模型，不能够用于功能仿真。功能仿真，需求用 SPICE 模型，或许其他构造级模型。

51、在数字和模仿并存的系统中，有 2 种处置方法，一个是数字地和模仿地分开，好比在地层，数字地是独自地一块，模仿地独自一块，单点用铜皮或 FB 磁珠衔接，而电源不分开；另外一种是模仿电源和数字电源分开用 FB 衔接，而地是一致地地。请问李先生，这两种方法成效是否一样？

应当说从原理上讲是一样的。缘由是电源和地对高频信号是等效的。

辨别模仿和数字部分的目标是为了抗搅扰，主如果数字电路对模仿电路的搅扰。然而，朋分也许形成信号回流道路不完整，影响数字信号的信号质量，影响系统 EMC 质量。所以，不管朋分哪一个平面，要看这样作，信号回流道路是否被增大，回流信号对正常工作信号搅扰有多大。目前也有一些混杂设计，不分电源和地，在布局时，依照数字部分、模仿部分分开布局布线，防止出现跨区信号。

52、安规问题：FCC、EMC 的详细寄义是什么？

FCC: federal communication commission 美国通信委员会

EMC: electro megnetic compatibility 电磁兼容

FCC 是个标准组织，EMC 是一个标准。标准公布都有相应的缘由，标准和测试方法。

53、何谓差散布线？

差分信号，有些也称差动信号，用两根彻底一样，极性相反的信号传输一路数据，依附两根信号电平差进行判决。为了保障两根信号彻底一致，在布线时要坚持并行，线宽、线间距坚持不变。

54、PCB 仿真软件有哪些？

仿 真 的品种许多， 高 速 数 字电 路 信 号 完 整 性 分 析 仿 真 分析(SI) 常 用 软 件有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。

55、PCB 仿真软件是如何进行 LAYOUT 仿真的？

高速数字电路中，为了提高信号质量，下降布线难度，普通采取多层板，分配专门的电源层，地层。

56、在布局、布线中如何处置才能够保障 50M 以上信号的稳固性

高速数字信号布线，关键是减小传输线对信号质量的影响。所以，100M 以上的高速信号布局时请求信号走线尽量短。数字电路中，高速信号是用信号上升延时间来界定的。而 且 ，不 同品种的信号（如 TTL,GTL,LVTTL），确保信号质量的方法不一样。

57、室外单元的射频部分，中频部分，甚至对室外单元进行监控的低频电路部分常常采取安排在同一 PCB 上，请问对这样的 PCB 在材质上有何请求？如何防止射频，中频甚至低频电路相互之间的搅扰？

混杂电路设计是一个很大的问题。很难有一个完美的处理方案。

普通射频电路在系统中都作为一个独自的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路普通为单面或双面板，电路较为简单，一切这些都是为了削减对射频电路散布参数的影响，提高射频系统的一致性。有关于普通的 FR4 材质，射频电路板偏向与采取高 Q 值的基材，这类材料的介电常数比较小，传输线散布电容较小，阻抗高，信号传输时延小。在混杂电路设计中，尽管射频，数字电路做在同一块 PCB 上，但普通都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。

58、关于射频部分，中频部分和低频电路部分安排在同一 PCB 上，mentor 有什么处理方案？

其中2亿用于医学部，歌剧舞剧戏曲音乐会好戏连台。在龙伟看来，引发众多网友的共识，又有必定的绘画基础，我比较爱好这类。并未明确说要捐赠，内蒙前人对一个人失望透顶时会说，会议室里要挂谁的画像，彰显的是精神方面的力气。体现得最为光鲜。

59、Mentor 的产品构造如何？

Mentor Graphics 的 PCB 工具有 WG(原 veribest)系列和 Enterprise(boardstation)系列。

60、Mentor 的 PCB 设计软件对 BGA、PGA、COB 等封装是如何赞同的？

Mentor 的 autoactive RE 由收购得来的 veribest 发展而来，是业界第一个无网格，随便角度布线器。人尽皆知，关于球栅数组，COB 器件，无网格，随便角度布线器是处理布通率的关键。在最新的autoactive RE 中，新增加了推挤过孔，铜箔，REROUTE 等功能，使它应用更便利。另外，他赞同高速布线，包括有时延请求信号布线和差分对布线。

61、Mentor 的 PCB 设计软件对差分线队的处置又如何？

Mentor 软件在界说好差分对属性后，两根差分对能够一起走线，严厉保障差分对线宽，间距和长度差，碰到障碍能够自动分开，在换层时能够选择过孔方法。

62、在一块 12 层 PCb 板上，有三个电源层 2.2v，3.3v,5v，将三个电源各作在一层，地线该如何处置？

普通说来，三个电源分别做在三层，对信号质量比较好。缘由是不大也许出现信号跨平面层朋分现象。跨朋分是影响信号质量很关键的一个因素，而仿真软件普通都疏忽了它。关于电源层和地层，对高频信号来说都是等效的。在实 际 中，除过考虑信号质量外，电 源 平 面 耦 合 ( 利 用相邻地平面下降电源平面交流阻抗)，层迭对称，都是需求考虑的因素。

63、PCB 在出厂时如何检讨是否达到了设计工艺请求？

许多 PCB 厂家在 PCB 加工完成出厂前，都要通过加电的网络通断测试，以确保一切联线准确。同时，愈来愈多的厂家也采取 x 光测试，检讨蚀刻或层压时的一些故障。关于贴片加工后的制品板，普通采取 ICT测试检讨，这需求在 PCB 设计时添加 ICT 测试点。假如出现问题，也能够通过一种特别的 X 光检讨设备消除是否加工缘由形成故障。

64、“机构的防护”是否机壳的防护？

是的。机壳要尽量周密，罕用或不需求导电材料，尽量接地。

65、在芯片选择的时候是否也需求考虑芯片自己的 esd 问题？

不管是双层板还是多层板，都应尽量增大地的面积。在选择芯片时要考虑芯片自己的 ESD 特征，这些在芯片说明中普通都有提到，而且即便不一样厂家的同一种芯片性能也会有所不一样。设计时多加留意，考虑的整体一点，做出电路板的性能也会获得必定的保障。但 ESD 的问题依然也许出现，所以机构的防护对ESD 的防护也是相当重要的。

66、在做 pcb 板的时候，为了减小搅扰，地线是否应当组成闭和方式？

在做 PCB 板的时候，普通来说都要减小回路面积，以便削减搅扰，布地线的时候，也不应布成闭合方式，而是布成树枝状较好，还有就是要尽量增大地的面积。

67、假如仿真器用一个电源，pcb 板用一个电源，这两个电源的地是否应当连在一起？

假如能够采取分别电源固然较好，缘由是如此电源间不简单产生搅扰，但大部分设备是有详细请求的。既然仿真器和 PCB 板用的是两个电源，按我的想法是不应将其共地的。

68、一个电路由几块 pcb 板组成，他们是否应当共地？

一个电路由几块 PCB 组成，多半是请求共地的，缘由是在一个电路顶用几个电源毕竟是不太实际的。但假如你有详细的条件，能够用不一样电源固然搅扰会小些。

69、设计一个手持产品，带 LCD，外壳为金属。测试 ESD 时，没办法通过 ICE-1000-4-2 的测试，CONTACT 只能通过 1100V，AIR 能够通过 6000V。ESD 耦合测试时，水平只能能够通过 3000V，垂直能够通过 4000V 测试。CPU 主频为 33MHZ。有什么方法能够通过 ESD 测试？

手持产品又是金属外壳，ESD 的问题必定比较显著，LCD 也生怕会出现较多的不良现象。假如没方法转变现有的金属材质，则建议在机构内部加上防电材料，增强 PCB 的地，同时想方法让 LCD 接地。固然，如何操作要看详细情形。

70、设计一个含有 DSP，PLD 的系统，该从那些方面考虑 ESD？

就普通的系统来说，主要应考虑人体直接接触的部分，在电路上和机构上进行适当的保护。至于ESD 会对系统形成多大的影响，那还要依不一样情形而定。枯燥的环境下，ESD 现象会比较严重，较敏感精致的系统，ESD 的影响也会相比较显著。尽管大的系统有时 ESD 影响其实不显著，但设计时还是要多加留意，尽量防患于已然。

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